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TSV技术解读:有效扩展DRAM容量及带宽

编辑:AVA 发布:2019-11-22 11:00

随着近来人工智能(AI),机器学习,高性能计算,图形和网络应用的快速增长和广泛扩展,对存储器的需求比以往任何时候增长得都快。然而,传统的主存储器DRAM已不足以满足此类系统要求。另一方面,数据中心中的服务器应用程序对存储器提供更高容量的需求。传统上,通过增加每个插槽的存储通道数量并采用更高密度的DRAM双列直插式内存模块(DIMM)来扩展内存子系统的容量。但是,即使使用最先进的16Gb DDR4 DRAM,系统内存容量需求对于某些应用程序(例如内存数据库)也可能变得不足。

存储器中的直通硅(TSV)已经成为一种用于容量扩展和带宽扩展的有效基础技术。这是一种在整个硅晶圆厚度上打孔的技术,目的是在芯片的正面到背面形成数千个垂直互连,反之亦然。在早期,TSV仅被视为一种封装技术,只是替代了引线键合。但是,多年来,它已成为扩展DRAM性能和密度必不可少的工具。如今,DRAM行业有两个主要用例,已经成功生产了TSV,以克服容量和带宽扩展限制。它们是3D-TSV DRAM和高带宽存储器(HBM)。

除具有线焊管芯堆叠的传统双芯片封装(DDP)外,诸如128和256GB DIMM(具有2High和4High X4 DRAM的基于16Gb的2rank DIMM)之类的高密度存储器也正在采用3D-TSV DRAM。在3D-TSV DRAM中,2或4个DRAM裸片彼此堆叠,其中只有最底部的裸片从外部连接到存储控制器。其余管芯通过内部提供输入/输出(I / O)负载隔离的许多TSV互连。与DDP结构相比,这种结构通过I / O负载的去耦实现了更高的引脚速度,并通过消除了堆叠芯片上不必要的电路组件重复而降低了功耗。

另一方面,HBM的创建主要是为了弥补片上系统(SoC)高带宽需求和主存储器的最大带宽供应能力之间的带宽差距。例如,在AI应用中,每个SoC的带宽需求(尤其是在培训应用中)可能会超过几个TB / s,这是常规主存储器无法满足的。具有3200Mbps DDR4 DIMM的单个主内存通道只能提供25.6GB / s的带宽。即使是具有8个内存通道的最先进的CPU平台也只能提供204.8GB / s的速度。另一方面,围绕单个SoC的4个HBM2堆栈可提供> 1TB / s的带宽,能够弥补它们的带宽差距。根据不同的应用程序,HBM既可以单独用作缓存,也可以用作两层内存中的第一层。

HBM是一种封装内存储器,它通过同一封装内的硅中介层与SoC集成在一起。这使它能够克服数据I / O封装管脚限制的最大数量,而传统的片外封装则存在这种局限性。已在实际产品中部署的HBM2由4或8高堆栈的8Gb裸片和1024个数据引脚组成,每个引脚以1.6〜2.4Gbps的速度运行。每个HBM堆栈的密度为4或8GB,带宽为204〜307GB / s。

SK海力士一直致力于在HBM和高密度3D-TSV DRAM产品方面保持行业领先地位。最近,SK hynix宣布成功开发了HBM2E器件,这是HBM2的扩展版本,其密度高达16GB,每个堆栈的带宽为460GB / s。通过将DRAM裸片密度增加到16Gb,并在1.2V电源电压下,在1024个数据IO上实现每引脚速度3.6Gbps的速度,使之成为可能。SK海力士也正在扩大128〜256GB 3D-TSV DIMM的阵容,以满足其客户对更高密度DIMM的需求。

TSV技术现在已经达到一定程度的成熟,能够构建具有数千个TSV的最新产品,例如HBM2E。然而,将来,在保持高组装良率的同时,减小TSV间距/直径/纵横比和管芯厚度将变得更具挑战性,并且对于持续的未来器件性能和容量缩放至关重要。这样的改进将允许减少TSV负载,减少TSV相对管芯尺寸部分以及将堆叠数量扩展到12Highs以上,同时仍保持相同的总物理堆叠高度。通过不断创新TSV产品和技术,SK海力士将继续致力于将自己定位在存储技术领导地位的最前沿。

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