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三星电子成功将下一代存储半导体3D DRAM堆叠到16层。3D DRAM是一种称为“垂直堆叠单元阵列晶体管(VS-CAT)”的下一代存储器，其概念是像堆叠纸张一样垂直堆叠DRAM单元。三星电子通过VS-CAT和垂直通道晶体管(VCT)等，旨在在下一代DRAM市场中拉开技术差距。

李石宇三星电子副会长在14日的国际存储研讨会(IMW) 2024上与记者见面时表示：“一些公司（包括三星电子）成功将3D DRAM堆叠到16层”。他补充说：“现在不是量产阶段，而是可行性验证阶段”。李石宇副会长曾在美国美光负责下一代存储器研究。去年被三星电子引进。

这位副会长这次提到的3D DRAM是垂直堆叠单元的VS-CAT。与现有的DRAM结构相比，可以放入更多的单元，并且电流干扰现象较少。

VS-CAT预计将与现有的DRAM不同，通过结合两张晶圆来制造。也就是说，将周边(逻辑)和存储单元分别附加。这与YMTC的Xtacking概念相似。存储行业相关人士解释说：“在3D DRAM的情况下，如果像现有DRAM一样将周边附加在单元层旁边，则会出现面积过大的问题”，“（为了解决这个问题）必须在不同的晶圆上制造驱动周边和单元，然后将其附加”。预计3D DRAM堆叠将应用晶圆对晶圆(W2W)形式的混合键合。W2W混合键合已经应用于闪存和CMOS图像传感器(CIS)。

三星电子当天在小组讨论环节还提到了3D DRAM的背面供电(BSPDN)应用可能性。BSPDN是一种将电力和信号线布置在后面的技术，可以解决互连瓶颈等问题，预计会用于2纳米以下的尖端非存储工艺。三星电子首次提到DRAM的BSPDN应用可能性。这位副会长表示：“DRAM的情况是从中间的周边供电”，“目前DRAM是按银行（供电）速度不同，但在（将来）按银行精细管理速度的时候，可能会应用（BSPDN）”。

三星电子除了VS-CAT之外，还在研究将晶体管结构垂直堆叠的VCT形式的3D DRAM。行业将VCT称为4F平方。4F平方是三星电子最近正在研究的单元阵列结构。据称，与6F平方相比，芯片尺寸可以减少约30%。行业预计VCT结构将用于10纳米以下的DRAM，并被评为解决微细化极限的关键之一。三星电子计划在2025年推出的样品也是VCT形式的3D DRAM。这位副会长在被问及明年将公开何种形式的3D DRAM样品时回答说：“（明年公开的）不是3D DRAM，而是4F平方”。

SK海力士和美光等公司正在集中开发堆叠单元形式的3D DRAM。SK海力士高层相关人士表示：“尚未决定是否进行4F平方开发”。