即将上位的QLC/PLC NAND，主控厂拿什么去拯救越来越差的擦写寿命？

随着3D NAND技术的快速发展，三星、东芝/西部数据、美光、SK海力士等已实现了从2D平面全面向3D NAND的转移，2019下半年，各大原厂正积极提高92/96层3D NAND产量，并继续推动100+层3D NAND发展，预计2020年将有产品面世。

在3D NAND堆叠高度的不断增加下，NAND Flash单位存储密度已可高达1Tb，且TLC已广泛的应用在嵌入式产品、固态硬盘及企业级存储中，同时三星、英特尔/美光、东芝自去年开始就相继推出QLC系列产品，推进QLC产品的大规模生产。不仅如此，东芝和西部数据已经开始计划第五代到第七代BiCS闪存的研发和生产，并开始了5bit PLC的NAND研发，即每个单元可以存储5bit。

3D NAND更高密度的快速转变，以及需要增加吞吐量以支持使用PCIe 4.0和最终PCIe 5.0的下一代NVMe SSD应用，强大的低密度奇偶校验（LDPC）纠错对于NAND控制器来说至关重要，在重要性日渐凸显的纠错领域，9月19日，中国闪存市场峰会（CFMS2019）不仅齐聚全球三大主控厂商，CODELUCIDA团队也将携FAID™新型LDPC技术解决方案亮相CFMS2019。

为什么随着NAND密度的增加，主控芯片纠错能力的重要性更大？

NAND Flash由最初的SLC发展到目前的QLC，虽然存储密度获得了很大的提高，单位Bit的成本得到极大降低，但是也带来性能缺陷。正常来讲，性能&可靠性对比是SLC>MLC>TLC>QLC，随着每个cell的bit数量的增加，读写寿命逐渐变短，速度变慢，能耗高，另外，一个主要的缺点是出错概率大。

图片来源：美光

造成出错的主要原因是当每个cell存储多个bit时，相比SLC，存储单元之间的干扰就会增大。因此MLC，TLC乃至QLC对主控芯片和差错控制技术提出了更高的要求，而纠错技术也从BCH过渡到了LDPC。随着工艺的不断进步，下一代NAND存储单元所容纳的Bit数量会越来越多，对算法的纠错能力要求也会越来越高。

在高密度存储中，每个cell bit数量增加，互相干扰增大，擦写次数增加，存储结构中的氧化层会遭到破坏，捕获电子的能力越差，影响产品寿命，因此有效的纠错编码能够降低干扰，有效的延长产品寿命。

FAID™ LDPC纠错，具有高度可扩展的吞吐量和低功耗，可支持下一代NAND

CODELUCIDA团队结合市场需求开发了一种名为FAID™新型LDPC技术，以应对下一代NAND的挑战。FAID™使用独特的专利编码和解码算法，这些算法本身更简单但在纠错能力方面更强，以满足NAND的极低错误率要求。

由FAID™实现的译码器和编码器复杂度如下图。吞吐量可以增加10倍，译码器复杂度仅增加2倍。即使对于更高的吞吐量，编码器复杂度仍保持相同，最多是译码器复杂度的 7％。

FAID™支持完全灵活的架构，以适应多种码率和信息长度。可以提供定制化解决方案以满足特定存储应用和所使用的特定NAND芯片要求，以使增益最大化。该技术将促进存储产业朝着高密度方向发展。

FAID™技术优势：

传统的LDPC解决方案可能消耗大量功率以满足不断增长的吞吐量要求，并倾向于依赖复杂的错误恢复方案和复杂的管理策略。特别是对于采用FPGA实现的NAND控制器，传统的LDPC解决方案由于所需资源太大而无法满足低成本FPGA的所需吞吐量，这对于在FPGA中实现NAND控制器的供应商来说是一项艰巨的挑战。

与传统的LDPC解决方案相比，Codelucida的 FAID™的主要优势包括：

• 单个 IP 核（单核）实例可实现 10 倍的吞吐量增长；
• 功耗和资源使用至少减少 2 倍，特别是对于高吞吐量应用；
• 纠错能力增加10％-15％，因此可得到原始误码率（RBER）的增加；
• 错误率降低四个数量级，大大降低了使用读取重试或软读取的频率，从而降低延迟提高了驱动器性能；
• 不使用LLR，这极大地简化了NAND控制器的管理；
• 无误码平层可实现NAND存储的极低错误率要求。

【关于CODELUCIDA】
CODELUCIDA总部位于美国亚利桑那州图森市，提供颠覆性的 LDPC 定制化设计纠错解决方案，以支持下一代 NAND和其他新兴存储器，以及更广泛的存储和通信应用。

CODELUCIDA正迅速赢得 FPGA 和 ASIC NAND控制器芯片制造商业界的关注。该技术已被 FPGA 客户使用并且已被验证为具有业内更低的FPGA 资源使用率，该技术还针对 28nm 的 ASIC 设计进行了验证。Codelucida 还与 NAND芯片制造商直接建立了合作伙伴关系， 以确保最新的 NAND芯片使用该技术所获得的收益。